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在VHDL中，用语句_____表示clock的下降沿

时间:2021-12-31 14:59来源:未知 作者:admin 点击: 次
(单选题)5: 在VHDL中，用语句_____表示clock的下降沿 A: clock’EVENT B: clock’EVENT ?AND ?clock=’1’ C: clock=’0’ D: clock’EVENT? AND ?clock=’0’
(单选题)5: 在VHDL中，用语句_____表示clock的下降沿
A: clock’EVENT
B: clock’EVENT ?AND ?clock=’1’
C: clock=’0’
D: clock’EVENT? AND ?clock=’0’
正确答案:♦D♦
(责任编辑：admin)有不懂可以加客服微信：vq800020900 咨询
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