一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VH

时间:2021-12-31 14:58来源:未知作者:admin 点击: 次

(单选题)11: 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）。 A: 设计输入 B: 设计输出 C: 设计实体 D: 设计结构

(单选题)11: 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）。

A: 设计输入

B: 设计输出

C: 设计实体

D: 设计结构

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